通用阵列逻辑
通用阵列逻辑（英语：Generic Array Logic, GAL）是Lattice半导体公司于1980年代中期，以可程式阵列逻辑（PAL）为基础所强化修改成的一种可程式逻辑装置（PLD）。
就外型封装型态上与接脚数目上，GAL与可程式逻辑阵列并没有太大的差别，甚至在晶片的编号规则上都有相同的命名脉络与规则可循，如16V8、22V10等，真正的差别在于晶片内部的表现特性，在程式烧录的特性上，GAL不像传统可程式逻辑阵列只能烧录一次（One-Time Programmable，OTP），而是能多次烧录、多次清除晶片内的（数位逻辑）程式。
除此之外，GAL在逻辑讯号的输出接脚上进行强化，追加了输出逻辑巨集格（Output Logic Macro Cell，OLMC）的设计，即是为原本单纯的组合逻辑解码、输出，在输出前加上简易的时序逻辑控制，让输出结果可以被闩锁持留（Latch，多使用D型正反器），或强制设定（Set，逻辑1）、强制清除（Clear，逻辑0）、或由外部的致能、启动（EN＝Enable）接脚来控制、或由外部时脉信号（CLK＝Clock）输入来控制等。其他也包括：自行决定解码输出的预设输出逻辑准位（Hi或Lo）、采行互补的输出逻辑、互斥或的输出逻辑、同步输出或非同步输出。
GAL虽为Lattice半导体公司所自创自推，但整体特性仍与PAL无太大差别，原有PAL所用的烧录程式档（合乎JEDEC所规范的标准格式）也可轻易转换成GAL所用的烧录程式档，此外之后也有更进一步强化的ispGAL，isp即in-system programmability的意思，ispGAL可以在已经焊接的应用电路上后，不需解焊拔除，而直接以外接探针（probe）的临时连接，或原有的应用电路设计时就有将再次烧录的电路加以考虑，进行再次的程式清除、烧录等修改更新，不过这必须是在原应用电路停止运作下才能行使，而今日较复杂的CPLD、FPGA已经能一边运作一边进行内部逻辑程式的更新。
附注[编辑]
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